Hướng dẫn định tuyến và thiết kế PCB 40G

1. Trở kháng đặc trưng

Đường vi dải được in (lớp bề mặt): Z=65Ω ± 10%;

Đường sọc in (lớp bên trong): Z=50Ω ± 10%; trở kháng đơn{2}}của đồng hồ vi sai với mặt đất: 50Ω, trở kháng vi sai: 100Ω.

2. Đề xuất về độ rộng vết: Độ rộng vết tín hiệu=6 triệu, độ rộng vết=4.5 triệu đối với những dấu vết khó-để-định tuyến, chiều rộng vết nguồn/mặt đất=15 triệu hoặc 30 triệu tùy theo tình huống.

3. Khuyến nghị về xếp chồng: Tham khảo cách xếp chồng của thiết kế tham chiếu CS1999. Độ dày tấm: 2,4 ± 0,2mm. Số lớp được đề nghị không được vượt quá 16-18.

4. Vias chân chip BGA: Đối với các chân không sử dụng, hãy giữ lại các vias dẫn ra càng nhiều càng tốt, ngoại trừ những chân cắm ảnh hưởng đến việc định tuyến.

1. Các loại nguồn điện chủ yếu bao gồm:

• P48V/N48V, 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), 3V3

(10A) và 5V2N (3A), VDDQ, VTT và VREF; đây là những nguồn cung cấp năng lượng kỹ thuật số.

• 3V3A, VCCTX_1/2, 1V2A_1/2: Đây là các nguồn điện analog đầu ra của các mô-đun nguồn tuyến tính.

2. Đối với 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A) và 3V3 (10A), hãy xem xét khả năng hiện tại của vias khi kết nối các chân đầu ra mô-đun nguồn với lớp bộ chia nguồn dựa trên mức hiện tại.

Nên thêm các mặt phẳng lấp đầy tương ứng trên nhiều lớp tín hiệu xung quanh các chân tương ứng, sau đó sử dụng nhiều vias để kết nối các lớp để định hướng dòng điện đến lớp nguồn tương ứng.

3. CS1999, FPGA và mô-đun quang có nhiều nguồn điện analog. Chúng thường được cung cấp bằng cách sử dụng nguồn điện tuyến tính hoặc thông qua bộ lọc LC. Tất cả các bộ nguồn analog đều yêu cầu chia nguồn. Nên phân chia nguồn analog: phân chia trên lớp tín hiệu, với các lớp liền kề trên và dưới cần phải làm tín hiệu nối đất.

Các nguồn cung cấp năng lượng sau đây yêu cầu chia tách:

1) Bộ nguồn tương tự CS1999:

STX0_VDD, STX1_VDD, SRX0_VDD, SRX1_VDD, Hợp0_VDD, Hợp tác1_VDD, HRX0_VDD,

HRX1_VDD, SFI5_VDD_DVR, HTX_VDD_DVR.

2) GPU:

VCC_PLL_OUT1/2/3, VCCA_3V3_1, 2, VCCTX_1/2, 1V2A_1/2, VCCP_1/2.

3) Mô-đun quang: 5V, 3V3, 1V8, 5V2N và các nguồn điện tương tự khác được cung cấp thông qua lọc LC. 4) ​​Khác: Tất cả các nguồn điện sau cuộn cảm L.

4. Tất cả các via hiện tại cho cuộn cảm 1008PS phải tuân thủ yêu cầu 3A và tất cả các via khác phải tuân theo yêu cầu 1A.

5. Máy bay mặt đất

Điều này bao gồm mặt đất tín hiệu và mặt đất khung gầm.

Mặt đất của khung phải được đặt xung quanh mỗi lớp tín hiệu và kết nối với ổ cắm tương ứng.

6. Trong quá trình định tuyến, các mặt phẳng TAB cho tất cả các chip chuyển đổi nguồn LDO (LT1963AEQ, LT1764EQ, LP3883ES) phải được xác định và kết nối với các mặt phẳng tương ứng. Diện tích đồng tản nhiệt phải được tăng lên một cách thích hợp và cũng nên bổ sung thêm một mặt phẳng đồng đối xứng ở mặt sau (diện tích có thể lớn nhất có thể nếu bố cục cho phép). Kết nối các mặt phẳng này với nguồn điện hoặc mặt phẳng đất tương ứng thông qua nhiều vias để tạo điều kiện tản nhiệt. Các định nghĩa mặt phẳng TAB cho mỗi chip như sau:

LT1963A/LT1764/LP3883: TAB=GND (mặt đất).

7. Để phân tách nguồn và nối đất CS1999, vui lòng tham khảo các tệp bố cục thực tế để bảng đánh giá.

1. Thiết kế và triển khai theo sơ đồ logic. Các tụ tách phải cách đều nhau cho mỗi thiết bị. Các tụ điện có giá trị-nhỏ phải được đặt càng gần các chân nguồn càng tốt và các tụ điện có-phân cực lớn nên được đặt xung quanh chip.

2. Mỗi FPGA có năm chân, K7/T7/Y4/AD7/AK7. Kết nối điện trở 2,00kΩ bên ngoài với mặt đất. Giữ những dấu vết này tránh xa các nguồn gây nhiễu khác. Sử dụng vòng nối đất để cách ly các dấu vết này với các dòng khác.

3. Yêu cầu kết nối tụ điện tách rời chung: Việc định tuyến miếng tụ điện như sau:

1. Yêu cầu chung đối với tín hiệu vi sai:

• Độ dài của các cặp vi sai phải khớp nhau một cách chặt chẽ, với sai số tối đa là<10 mil. All signal lines, except those with length requirements, should be as short as possible.
• Differential pairs should be kept as close together as possible (but to ensure impedance, a 6 mil line width and 6/9 mil spacing is recommended). Spacing between them should be >15 mil, and spacing between them should be >30 triệu.
• Các cặp vi sai phải được định tuyến trên cùng một lớp để giảm thiểu thay đổi vias và lớp (trừ khi các điện trở phù hợp được kết nối, chỉ thiết bị đầu cuối nguồn và đích mới có thể thay đổi các lớp thông qua vias).
• Khi các mặt phẳng nguồn được phân chia, các tín hiệu vi sai liền kề trên cùng một mặt phẳng nguồn không thể vượt qua các phân vùng.
• Đối với các đầu nối có điện trở phù hợp, phương pháp kết nối điện trở phù hợp được thể hiện trong hình bên dưới. Chọn một trong các phương pháp sau để kết nối.

Độ dài dấu vết cũng phải theo sơ đồ.

Đối với các đường dây vi sai có tụ điện nối tiếp, các tụ điện của cặp vi sai phải được đặt ở cùng một phía (thường gần các cực) và có chiều dài vết phù hợp. Khi sử dụng khớp nối AC cho đồng hồ PECL, điện trở ngoài tại nguồn được kết nối như trong hình bên dưới.

2. Tín hiệu đồng hồ

• Đồng hồ vi sai

Bao gồm các tín hiệu sau:

Đồng hồ 622M có ba cặp: MSA_RXREFCLK_P/N, MSA_TXREFCLK_P/N và CS1999_REFCLK_P/N.

Đồng hồ 156M có tám cặp: IF_REFCLK1/2_P/N, XAUI_REFCLK1/2_P/N,

FPGA1/2_CORECLK_P/N và CS1999_IL_REFCLK1/2_P/N.

Để biết các yêu cầu định tuyến và kết nối cho các tín hiệu này, hãy xem ở trên. Giữ dấu vết đồng hồ vi sai càng xa các đường tín hiệu khác càng tốt, đặc biệt là các dấu vết song song. Mỗi cặp vi sai không cần phải có cùng chiều dài với các cặp vi sai khác nhưng chiều dài tối đa không được vượt quá 15cm. Tín hiệu đồng hồ LVTTL-kết thúc đơn

Bao gồm các tín hiệu sau: SRAM_CLK, TCAM_CLK

Các tín hiệu này phải được định tuyến càng ngắn càng tốt, thường dưới 3cm và không dài quá 5cm. Điện trở nối tiếp 25 ohm phải càng gần chân chip nguồn (FPGA) càng tốt.

3. Tín hiệu giao diện SFI5

Tín hiệu này được sử dụng để truyền dữ liệu tốc độ cao (3.125G) giữa mô-đun quang và CS1999, bao gồm cả tín hiệu nhận và truyền.

Các tín hiệu được hiển thị trong bảng dưới đây.

1) Sử dụng lớp tín hiệu phía dưới thích hợp để giảm thiểu độ dài vết sơ khai; sử dụng vòng cung hoặc uốn cong 45 độ khi định tuyến.

2) Via Rules: Loại bỏ tất cả các miếng đệm trên các lớp bên trong khỏi tất cả các vias (chỉ giữ lại các miếng đệm trên lớp kết nối).

3) Tham khảo tệp bố cục thiết kế tham chiếu CS1999 để biết định tuyến chi tiết và thông qua các đề xuất tham số.

4) Tránh định tuyến các cặp vi sai nhận và truyền trên cùng một lớp.

4. Tín hiệu giao diện xen kẽ: Các tín hiệu này được sử dụng để truyền dữ liệu tốc độ cao (3.125G) giữa CS1999 và FPGA. Giống như SFI5, chúng bao gồm hai nhóm: nhận và truyền. Các tín hiệu được hiển thị trong bảng dưới đây.

Để biết thông tin định tuyến, hãy tham khảo các yêu cầu định tuyến tín hiệu SFI5.

5. Tín hiệu XAUI

Được sử dụng để truyền tín hiệu tốc độ cao-giữa FPGA và ổ cắm ZD bảng nối đa năng.

1) Độ dài của dấu vết được kết nối với ổ cắm ZD phải là<5" (including the total length of the traces at both ends of the series capacitor). The actual trace length should be as short as possible to minimize backplane trace length control. There are eight groups of signals:

LINE0_XAUI_RXDAT_P/N_<3.0>là tín hiệu vi sai 3.125G 4 cặp;

LINE1_XAUI_RXDAT_P/N_<3.0>là tín hiệu vi sai 3.125G 4 cặp;

LINE0_XAUI_TXDAT_P/N_<3.0>là tín hiệu vi sai 3.125G 4 cặp;

LINE1_XAUI_TXDAT_P/N_<3.0>là tín hiệu vi sai 3.125G 4 cặp;

LI NE2_XAUI_RXDAT_P/N_<3..0>là tín hiệu vi sai 3.125G 4 cặp.

LINE3_XAUI_RXDAT_P/N_<3..0>là tín hiệu vi sai 3.125G 4 cặp.

LINE2_XAUI_TXDAT_P/N_<3..0>là tín hiệu vi sai 3.125G 4 cặp.

LINE3_XAUI_TXDAT_P/N_<3..0>là tín hiệu vi sai 3.125G 4 cặp.

2) Mỗi ​​cặp đường vi sai phải có dung sai chiều dài nhỏ hơn 10 mil. Mỗi cặp bốn không bắt buộc phải có chiều dài bằng nhau, nhưng dung sai phải được giảm thiểu và độ dài được giữ càng ngắn càng tốt.

3) Để định tuyến, hãy tham khảo các yêu cầu định tuyến tín hiệu SFI5.

6. 700M tín hiệu LVDS

Được sử dụng để truyền tín hiệu tốc độ cao-giữa hai FPGA. Bao gồm bốn nhóm sau:

Các cặp vi sai nhận và truyền không được định tuyến trên cùng một lớp. Các dòng vi sai khác phải tuân theo yêu cầu chung.

7. Tín hiệu HSTL

Các tín hiệu kết nối U1 (NL3300) và IC2 là tín hiệu HSTL-1 hoạt động ở tần số khoảng 200 MHz. Vui lòng định tuyến chúng theo yêu cầu định tuyến HSTL chung.

1) Các điện trở kết thúc 50 Ω dành cho tín hiệu hai chiều TCAM_DBUS[0:71] và các tín hiệu một chiều CAM_CLK và TCAM_IBUS phải được đặt càng gần U1 càng tốt và các đường nhánh của chúng phải càng ngắn càng tốt. Như minh họa trong hình bên dưới, bạn nên đi theo lộ trình (a). Nếu việc định tuyến khó khăn, hãy thực hiện theo định tuyến (b), giữ chiều dài nhánh điện trở kết thúc và khoảng cách giữa điểm sao chép và chân U1 càng ngắn càng tốt.

2) Các nhóm tín hiệu sau đây phải có độ dài bằng nhau, có sai số là<100 mil:

TCAM_CLK, TCAM_CLKO, TCAM_IBUS[7:0], TCAM_DBUS[71:0], TCAM_HITACK,

TCAM_VALID, TCAM_RDACK

3) Các tụ lọc VTT CP1 đến CP10 phải được phân bổ đều xung quanh các điện trở kết cuối.

8. 100M tín hiệu Ethernet

1) Sau đây là các cặp tín hiệu vi sai, có cùng yêu cầu định tuyến như các tín hiệu vi sai chung.

100M_RD+/-, 100M_TD+/-, BACK_100M_TD+/-, BACK_100M_RD+/-, 100M_TX+/-,

100M_RX+/-, RJ_100M_TD+/-, RJ_100M_RD+/-.

2) Các tín hiệu sau đây không phải là tín hiệu vi sai nhưng mỗi nhóm phải có độ dài bằng nhau:

MII_TX_CLK, MII_TXD<3.0>và MII_TXEN được nhóm lại với nhau, có lỗi<1cm.

MII_RX_CLK, MII_RXD<3.0>, MII_RXEN, MII_RXER, MII_RX_CRS và MII_RX_COL được nhóm lại với nhau và có lỗi là<1cm.

9. Định tuyến tín hiệu quét bên

a) TMS signal routing direction: Side Scan 2x5 socket -> FPGA1 (IC3) ->FPGA2 (IC4)

b) Hướng định tuyến tín hiệu TCK giống như TMS.

10. Tín hiệu bus điều khiển:

Bao gồm LOCAL_AD[31:0], LOCAL_ACK, LOCAL_RW, LOCAL_RDY, LOCAL_STB và LOCAL_ALE.

Kết nối từng nhóm xe buýt theo kiểu chuỗi-chuỗi.

11. Tín hiệu bus dữ liệu khác:

Đối với tất cả các tín hiệu bus được nhóm khác không được đề cập ở trên, hãy đảm bảo rằng mỗi nhóm bus không khác biệt đáng kể (duy trì cùng một thứ tự độ lớn) và có độ dài ngắn nhất có thể.

Các chỉ báo bắt buộc phải hiển thị trên bảng điều khiển bao gồm ba chỉ báo trạng thái nguồn và hệ thống và ba chỉ báo trạng thái giao diện 40G.

Vị trí tương đối của các chỉ báo trên bảng điều khiển được hiển thị trong hình bên dưới.

Mối quan hệ tương ứng giữa đèn báo bảng điều khiển và đèn LED trên sơ đồ logic như sau:

Hãy đặt các đèn báo theo các vị trí tương đối trên và các mối quan hệ tương ứng.